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| 번호 | 참고문헌 | 국회도서관 소장유무 |
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| 1 | On-chip oscilloscopes for noninvasive time-domain measurement of waveforms in digital integrated circuits  |
미소장 |
| 2 | Gholami M., Gholamidoon M., Hashemi M., “New method to synthesize the frequency bands with DLL-based frequency synthesizer,” Communication and Signal Processing (ICCSP), 2011 International Conference on, pp. 300-304, Feb. 2011. | 미소장 |
| 3 | Min Wang, Zhiping Wen, Lei Chen, Yanlong Zhang, “A novel DLL-based configurable frequency synthesizer,” Neural Networks and Signal Processing, 2008 International Conference on, pp. 303-306, June 2008. | 미소장 |
| 4 | Farhad Zarkeshvari, Peter Noel, Tad Kwasniewski, “PLL-Based Fractional-N Frequency Synthesizers,” Systemon-Chip for Real-Time Applications, 2005 Proceedings. Fifth International Workshop on, pp.85-91, July 2005. | 미소장 |
| 5 | C.-L. Ti, Y.-H. Liu, and T.-H. Lin, “A 2.4-GHz fractional-NPLL with a PFD/CP linearization and an improved CP circuit,” in Proc. IEEE Int. Symp. Circuits Syst., pp. 1728-1731, May 2008. | 미소장 |
| 6 | Dynamic Current-Matching Charge Pump and Gated-Offset Linearization Technique for Delta-Sigma Fractional-$N$ PLLs |
미소장 |
| 7 | Y.-S. Kim, et. al., “A 40-to-800 MHz locking multi-phase DLL,” IEEE Int. Solid-State Circuits Conf. 2007 Dig. Tech Papers, pp.306–307, Feb. 2007. | 미소장 |
| 8 | C.-L. Ti, Y.-H. Liu, and T.-H. Lin, “A 2.4-GHz fractional-NPLL with a PFD/CP linearization and an improved CP circuit,” in Proc. IEEE Int. Symp. Circuits Syst., pp. 1728-1731, May 2008. | 미소장 |
| 9 | R. Gu and S. Ramaswamy, “Fractional-N Phase Locked Loop Design and Applications,” in Proc. The 7th International Conference on ASIC, Guilin, China, pp. 327-332, Oct. 2007. | 미소장 |
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