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목차

[표제지 등]=0,1,2

제출문=0,3,1

요약문=i,4,12

목차=xiii,16,8

제1장 서론=1,24,6

제2장 국내외 기술개발 현황=7,30,2

1절 개요=9,32,1

2절 시장 전망=9,32,2

3절 실리콘 RF 집적회로 소자기술=10,33,1

1. RF CMOS소자기술=10,33,2

2. SiGe 소자기술=11,34,3

3. 요약=13,36,1

4절 Transceiver 구조개발 현황=14,37,1

1. 구조개발 개요=14,37,2

2. 수신기 구조 분석=15,38,4

3. 국내외 개발 현황=18,41,5

제3장 연구개발수행 내용 및 결과=23,46,2

1절 개요=25,48,1

2절 Transceiver 구조 설계=26,49,1

1. Transceiver 규격 설계기술=26,49,5

2. Even Harmonic DCR 구조설계=30,53,9

3. Low-Weaver 구조 설계=38,61,8

3절 Transceivr 설계 기반기술=46,69,1

1. RF CMOS 소자기술 및 모델링기술=46,69,9

2. 900MHz CMOS Image Rejection Mixer(IRM) 설계기술=55,78,26

3. 광대역 Mixer 설계=81,104,12

4. Multi-Band 설계 기반기술=93,116,10

제4장 결론=103,126,11

그림목차

그림2.2.1 셀룰러 및 PCS 핸드셋 관련 반도체 시장=10,33,1

그림2.3.1 Si BJT와 SiGe HBT의 구조차이에 따른 특성의 비교=12,35,1

그림2.4.1 슈퍼헤테로다인 수신기=16,39,1

그림2.4.2 집적변환수신기=16,39,1

그림2.4.3 광대역 중간주파수(Wide-IF) 수신기=17,40,1

그림2.4.4 광대역 중간주파수 수신기의 수신 스펙트럼=17,40,1

그림2.4.5 낮은 중간주파수 수신기=18,41,1

그림3.2.1 인접채널 선택도 그림=28,51,1

그림3.2.2 블록킹 성능시험=29,52,1

그림3.2,3 직접변환 수신기=31,54,1

그림3.2.4 짝수 고조파항에의한 잡음발생=32,55,1

그림3.2.5 LO신호 누설에의한 잡음의 발생=33,56,1

그림3.2.6 Even Harmonic을 이용한 수신기의 예=34,57,1

그림3.2.7 APDP 의 구조 및 동작원리=34,57,1

그림3.2.8 APDP 시험의 schematic diagram=35,58,1

그림3.2.9 APDP 모의시험 결과=36,59,1

그림3.2.10 APDP보드를 이용한 실험 및 측정결과=37,60,1

그림3.2.11 국부발진기의 신호크기에 따른 응답=38,61,1

그림3.2.12 LOW-IF Transceiver 구조=39,62,1

그림3.2.13 LOW-IF구조 제작보드=39,62,1

그림3.2.14 주파수 혼합기 특성 측정을 위한 보드=40,63,1

그림3.2.15 LNA 측정을 위한 보드=40,63,1

그림3.2.16 LNA 측정결과=40,63,1

그림3.2.17 트랜시버 기저대역신호의 측정결과=41,64,1

그림3.2.18 트랜시버 DC offset의 측정결과=41,64,1

그림3.2.19 3G 소스 입력시의 Constellation=42,65,1

그림3.2.20 3G 소스 입력시의 코드도메인 측정결과=42,65,1

그림3.2.21 Weaver 구조의 수신기=43,66,1

그림3.2.22 LOW-IF구조와 Weaver구조를 결합한 형태의 수신기=43,66,1

그림3.2.23 LOW-IF구조와 Weaver구조를 결합한 형태의 수신기 모의실험=44,67,1

그림3.2.24 LOW-IF구조와 Weaver구조를 결합한 형태의 수신기 모의실험결과=44,67,1

그림3.3.1 0.35μｍ nMOSFET소자의 게이트 layout 에 따른 fａｍｘ특성(a)과 잡음 특성(Fmin)(b). Wu:단위채널폭, 게이트 layout 형태:comb, meander...(이미지참조)=47,70,1

그림3.3.2 게이트 layout 및 pad layout 기술을 적용한 소자 잡음 특성[1]=47,70,1

그림3.3.3 0.35μｍ RF CMOS매크로 모델의 구조:(a) NMOS, (b) PMOS=48,71,1

그림3.3.4 NMOS W＝200μｍ(F＝40, Wu＝5μｍ, L＝0.35μｍ ＠ Vsb＝1.4, Vgs＝1V, Vds＝105V) 소자의 S-parameter(S₁₁, L₂₂, S₂₁, S₁₂) 측정...(이미지참조)=49,72,1

그림3.3.5 NMOS (Lｄｒａｗｎ＝0.35μｍ) RF 매크로 모델의 External 파라미터 값의 scalability. Rg, Rb, Cgs＝Cgd, Cdb...(이미지참조)=50,73,1

그림3.3.6 Spiral inductor pattern 및 사각, 팔각, 원형 inductor 의 quality factor 비교=51,74,1

그림3.3.7 Metal층을 M2, M3, M4를 사용한 경우와 M3, M4만을 사용한 경우의 원형 Inductor의 turn수에 따른 Quality factor 비교(Inner diameter 100μｍ, line 10μｍ,space 2μｍ)=51,74,1

그림3.3.8 Inductor 모델링에 사용된 등가회로=52,75,1

그림3.3.9 0.5GHz에서 10GHz까지 S-parameter를 fitting한 결과=52,75,1

그림3.3.10 Poly-poly capacitor 의 S-parameter 의 fitting 결과=53,76,1

그림3.3.11 Polyresistor 의 S-parameter 의 fitting결과=53,76,1

그림3.3.12 Hartley IRM 블록도=56,79,1

그림3.3.13 Weaver 구조의 IRM=57,80,1

그림3.3.14 제안된 IRM 구조=58,81,1

그림3.3.15 제안된 IRM의 이미지성분 제거처리 과정=58,81,1

그림3.3.16 제안된 IRM 블록도=60,83,1

그림3.3.17 제안된 IRM 의 IRR 특성=61,84,1

그림3.3.18 기본적인 Modulator 구조=62,85,1

그림3.3.19 일반적인 SSB Modulation Spectrum=63,86,1

그림3.3.20 IRM 블록도=66,89,1

그림3.3.21 OTA 회로도=67,90,1

그림3.3.22 Mixer Cell 회로도=68,91,1

그림3.3.23 RC-CR 네트워크=69,92,1

그림3.3.24 Polyphase Filter 회로도=70,93,1

그림3.3.25 Polyphase Filter의 주파수에 따른 위상과 진폭오차 특성=71,94,1

그림3.3.26 Differential-to-Single Ended Signal Buffer=71,94,1

그림3.3.27 제작된 I/Q Modulator 칩 사진=72,95,1

그림3.3.28 측정 구성도=72,95,1

그림3.3.29 측정용 보-드 사진=73,96,1

그림3.3.30 RF 및 LO 신호의 Feedthrough 측정결과=75,98,1

그림3.3.31 Sideband Signal Suppression 측정결과=75,98,1

그림3.3.32 900MHz I/Q Demodulator 구조도=76,99,1

그림3.3.33 출력 증폭기=76,99,1

그림3.3.34 제작된 I/Q Demodulator 칩 사진=77,100,1

그림3.3.35 측정 구성도=77,100,1

그림3.3.36 측정용 보드 사진=78,101,1

그림3.3.37 I/Q Demodulator Linearity 측정결과(IM3)=80,103,1

그림3.3.38 송신용 Mixer 블록다이어그램=81,104,1

그림3.3.39 IF 버퍼 회로도=82,105,1

그림3.3.40 Mixer core 회로도=82,105,1

그림3.3.41 LO 발룬=83,106,1

그림3.3.42 RF 버퍼 회로도=84,107,1

그림3.3.43 제작된 광대역 송신 mixer die=84,107,1

그림3.3.44 Circuit type에 따른 single stage LNA의 잡음특성의 Simulation결과(측정된 소자 잡음지수사용, source degeneration inductor사용...(이미지참조)=93,116,1

그림3.3.45 C-S single stage LNA의 inductor Q에 따른 잡음특성=94,117,1

그림3.3.46 Thick metal(3μm)을 적용 했을 때 inductor 의 quality factor[1]=94,117,1

그림3.3.47 900MHz 용 및1.9GHz용 LNA 회로도=95,118,1

그림3.3.48 완전 집적형 90OMHz/1.9GHz용 LNA=95,118,1

그림3.3.49 완전 집적형 90OMHz/1.9GHz 용 LNA 전력이득 및 잡음특성. Thin metal 적용시와 thick metal 적용시의 성능비교[3-4]=96,119,1

그림3.3.50 집적형 900MHz/1.9GHz 용 LNA 의 선형특성(two-tone test)=97,120,1

그림3.3.51 설계된 차동 구조 델타 시그마 Fractional-N 주파수 합성기=98,121,1

그림3.3.52 차동 LC-VCO=98,121,1

그림3.3.53 Swallow Control △∑ Modulation divider=99,122,1

그림3.3.54 Timing Diagram of the Swallow Control △∑ Modulation divider=100,123,1

그림3.3.55 Mash 델타 시그마 모듈레이터 출력의 FFT=100,123,1

그림3.3.56 주파수 합성기 설계 도면=101,124,1

표목차

표2.3.1 Design＝0.18μm, SiGe BiCMOS 소자의 주요 성능=13,36,1

표2.4.1 상용 DCR 칩 개발동향=19,42,2

표3.2.1 Transceiver 시스템 규격 유도=26,49,1

표3.2.2 기준민감도레벨(Reference Sensitivity Level)시험조건표=27,50,1

표3.2.3 최대입력 시험조건=27,50,1

표3.2.4 인접채널선택도 시험조건=28,51,1

표3.2.5 블록킹 성능시험표=29,52,1

표3.2.6 다중톤 성능시험표=30,53,1

표3.2.7 수신기 규격의 예=45,68,1

표3.3.1 NMOS (Ldrawn＝0.35㎛) RF 매크로 모델의 External 파라미터 값...(이미지참조)=49,72,1

표3.3.2 Inductor 모델링을 수행한 결과의 등가회로 변수값=52,75,1

표3.3.3 Capacitor모델링을 수행한 결과의 등가회로 변수값=53,76,1

표3.3.4 Resistor모델링을 수행한 결과의 등가회로 변수값=54,77,1

표3.3.5 900MHz I/Q Modulator 규격=74,97,1

표3.3.6 900MHz I/Q Demodulator 규격=79,102,1

표3.3.7 완전집적형 LNA의 성능을 요약=96,119,1

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이동통신용 차세대 RF CMOS Transceiver 집적회로 기술 연구 이용현황 표 - 등록번호, 청구기호, 권별정보, 자료실, 이용여부로 구성 되어있습니다.
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